SystemVerilog

読み方、または別称:しすてむべりろぐ

SystemVerilog は、デジタル回路を設計するための論理シミュレータであるVerilogを拡張することにより、ハードウェア記述言語とハードウェア検証言語をシステム化したものである。

そもそもは2002年にSystemVerilog はAccelleraに対して Superlog 言語が与えられたことでできたが、検証機能の部分はシノプシスから提供された OpenVera 言語に基づいている。

なお、2005年にSystemVerilog は IEEE Standard 1800-2005 として標準化され、2009年に IEEE 1800-2009 として改定されている。

したがって、このようにSystemVerilog は Verilog-2005 の拡張であり、機能的に上位互換となっている。Verilog-2001 から SystemVerilog で拡張された部分について見てみると、設計機能では電子回路およびシミュレータで利用が可能であり、検証機能ではシミュレータで、テストやデバッグ時に利用が可能である。なお、検証機能の部分はガベージコレクション付きのオブジェクト指向言語である。

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