情報科学 の Verilogに関する解説。

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Verilog

読み方、または別称:う゛ぇりろぐ

Verilog(ヴェリログ)は、デジタル回路を設計する際に使用される論理シミュレータである。なお、設計用のハードウェア記述言語でもあるため、言語を「Verilog HDL」と呼ぶ場合もある。
また、言語の開発では、ソフトウェア開発者にも使用されるように、プログラム言語のC言語やPascalの要素を取り入れたものとなっていて、IEEE 1364-2005として標準化されている。
CPU 上で動くプログラミング言語との相違点として、ステートメントの実行は並列実行を基本としており、逐次実行も記述が可能である。その理由は、並列動作する電子回路を記述する言語だからである。
Verilogでは実際のハードウェアの構成に類似したモジュールの階層を構成することができる。すなわち、モジュールではまず、入力/出力端子、あるいは双方向端子を用意する。次いで、配線を示すwire、記憶素子を示すregとサブモジュールのリストなどを決め、さらに、その動作を規定するステートメントやステートメントをグループにしたブロック群を決める。

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